a-IGZO TFT 제작 및 전기적 특성 분석 프로젝트(4학년 2학기)

 

프로젝트 개요

프로젝트 정보
프로젝트명	a-IGZO TFT 제작 및 전기적 특성 분석
프로젝트 기간	2023년 11월 13일 ~ 12월 1일 (약 3주)
개발 환경	클린룸 환경, Probe Station, 측정 장비
사용 기술	Photolithography, RF Sputtering, Thermal Evaporation, I-V 특성 측정

---

1. 프로젝트 배경 및 필요성

1.1 디스플레이 시장의 변화와 TFT 기술의 중요성

• a-Si TFT : 이동도가 낮아(~1 cm²/V·s) 대형 디스플레이에 부적합
• LTPS TFT : 고성능이지만 대면적 제조 어려움, 높은 공정 비용
• 균일성 문제 : 대형 패널에서 화질 편차 발생

1.2 Oxide TFT

• 적당한 이동도(~30 cm²/V·s): a-Si보다 30배 높으면서도 균일성 확보
• 초저전력: LTPS 대비 10배 이상 낮은 off current
• 대면적 호환성: 기존 a-Si 공정 라인 활용 가능
• 투명성: 차세대 투명 디스플레이 적용 가능

1.3 프로젝트 동기 및 의의

학술적 의의

• 차세대 디스플레이 핵심 기술에 대한 이해
• 반도체 소자 제작 전 과정 경험
• 이론과 실제의 연결고리 역할

산업적 의의

• 실제 양산 기술과 동일한 공정 경험
• 디스플레이 백플레인 기술의 핵심 이해
• 미래 엔지니어로서의 전문성 기반 구축

---

2. 프로젝트 목표

2.1 핵심 목표

기술적 목표

• 성공적인 a-IGZO TFT 제작 : 다양한 채널 길이의 동작하는 TFT 완성
• 전기적 특성 분석 : Output/Transfer characteristics 측정 및 분석
• Metal-Semiconductor Contact 분석 : TLM을 통한 접촉 저항 정량 측정
• 채널 길이 효과 규명 : 스케일링에 따른 특성 변화 메커니즘 이해

학습 목표

• 공정 기술 습득 : Photolithography, Sputtering, Evaporation 등 핵심 공정 마스터
• 측정 및 분석 능력 : Probe station을 이용한 정밀 측정 및 데이터 해석
• 문제 해결 능력 : 예상과 다른 결과에 대한 물리적 원인 분석
• 연구 방법론 : 논문 리뷰를 통한 결과 검증 및 해석

2.2 성공 지표

항목 목표 수치 달성 결과

TFT 동작 확인	4개 채널 길이 모두	25/50/75/100μm 모두 성공
On/Off 비율	> 10⁴	37,679 ~ 80,158 달성
Subthreshold Swing	< 1000 mV/dec	484 ~ 710 mV/dec 달성
접촉 저항 측정	정량적 수치 도출	7.10 × 10⁴ Ω·cm² 측정

---

3. 시스템 설계

3.1 전체 시스템 아키텍처

┌─────────────────────────────────────────┐
│              소자 구조 계층              │
│    Gate | Dielectric | Active | S/D     │
├─────────────────────────────────────────┤
│              공정 기술 계층              │
│ Oxidation | Sputtering | Evaporation     │
├─────────────────────────────────────────┤
│              측정 분석 계층              │
│   I-V 측정 | Parameter 추출 | 모델링    │
└─────────────────────────────────────────┘

3.2 소자 구조 설계

Bottom Gate 구조 선택 이유

• 공정 단순화 : 기존 Si 공정과 호환성 좋음
• 균일성 확보 : 대면적에서 안정적인 특성
• 비용 효율성 : 마스크 수 최소화 (4~5장)

레이어 스택 구조

     Cr/Cu (Source/Drain) - 1852Å
    ▼▼▼▼▼▼▼▼▼▼▼▼▼▼▼▼▼▼▼▼
      a-IGZO (Active) - 297Å
    ████████████████████████████
      SiO₂ (Dielectric) - 530Å
    ████████████████████████████
         p++ Si (Gate)

3.3 채널 길이 설계 전략

다중 채널 길이 설계 목적

• 스케일링 효과 분석 : 25μm → 100μm 범위에서 체계적 분석
• Short Channel Effect 관찰 : 채널이 짧아질 때 나타나는 특성 변화
• 최적 설계점 도출 : 성능과 안정성의 균형점 찾기

설계 파라미터 - 파라미터 설계값 목적

 

 

Channel Length	25, 50, 75, 100 μm	스케일링 효과 분석
Channel Width	200 μm	충분한 전류 확보
IGZO 두께	~30 nm	최적 이동도 확보
SiO₂ 두께	~50 nm	적절한 게이트 제어

---

4. 상세 공정 설계 및 구현

4.1 1단계: 기판 준비 및 게이트 절연층 형성

열산화 공정 (Thermal Oxidation)

• 목적 : 균일하고 고품질의 SiO₂ 게이트 절연층 형성
• 공정 조건 : Dry Oxidation, 1000°C
• 화학 반응 : Si(s) + O₂(g) → SiO₂(s)
• 품질 관리 : Alpha-Step으로 두께 측정 (목표: 50nm)

포토리소그래피 공정

• PR 종류 : Positive resist (AZ 시리즈)
• 공정 순서 : Spin coating → Soft baking → 노광 → 현상 → Hard baking
• 노광 에너지 : 최적화를 통한 정확한 패턴 형성

습식 식각 공정

• 식각액 : BOE (Buffered Oxide Etchant)
• 식각 시간 : 75초 (식각률 고려)
• 반응 메커니즘 : SiO₂ + 6HF → H₂SiF₆ + 2H₂O

4.2 2단계: 활성층 증착

RF Magnetron Sputtering 최적화

• 타겟 조성 : In:Ga:Zn = 1:1:1 (원자비)
• 스퍼터링 조건
  • RF Power : 140W
  • Ar 압력 : 60 sccm
  • 증착 시간 : 8분
  • 기판 온도 : 상온

공정 최적화 포인트

• 증착률 제어 : 균일한 두께 확보
• 조성 제어 : 스토이키오메트리 유지
• 결정성 제어 : 적절한 비정질 구조 형성

4.3 3단계: 소스/드레인 전극 형성

전극 재료 선택 : Cr/Cu 이중층

• Cr (30Å) : 접착층 + work function tuning
• Cu (주층) : 낮은 저항, 우수한 전도성

열증착 공정 (Thermal Evaporation)

• 증착 환경 : 고진공 (10⁻⁶ Torr 이하)
• 증착률 제어 : 실시간 모니터링
• 두께 제어 : QCM(Quartz Crystal Monitor) 활용

---

5. 실험 결과 및 분석

5.1 Metal-Semiconductor Contact 특성 분석

옴의 법칙 확인

R = ρ(L/A) = ρ(L/tW)

• 채널 길이가 짧을수록 저항 감소 → 전류 증가

TLM(Transmission Length Method) 분석 - 측정 항목 결과값 의미

측정 항목	결과 값	의
시트 저항 (Rs)	5.836 × 10⁹ Ω	IGZO 막의 고유 저항
접촉 저항 (Rc)	1.018 × 10⁹ Ω	전극-반도체 계면 저항
접촉 비저항 (ρc)	7.10 × 10⁴ Ω·cm²	접촉 품질 지표

Linear regression 결과 R² > 0.99라는 완벽한 직선성을 얻었다. 측정 정확도가 상당히 높았다고 볼 수 있다.

5.2 a-IGZO TFT 전기적 특성 분석

Output Characteristics (출력 특성)

모든 채널에서 전형적인 TFT 동작 확인

• Linear 영역: 낮은 VDS에서 선형적 증가
• Saturation 영역: 높은 VDS에서 전류 포화
• Gate 제어: VGS 증가에 따른 전류 증가

Transfer Characteristics (전달 특성) 상세 분석

채널 길이 [μm]	25	50	75	100
문턱전압 [V]	8.3	10.29	9.8	3.9
SS [mV/dec]	541	543	484	710
Ion [A]	2.48E-06	3.54E-06	1.34E-06	1.66E-06
Ioff [A]	4.49E-11	4.42E-11	3.57E-11	3.64E-11
Ion/Ioff	55,189	80,158	37,679	45,642

5.3 핵심 발견 : 채널 길이 효과의 특이점

예상과 다른 결과 : 이론적으로는 채널이 짧을수록 전류가 증가해야 하는데, 25μm에서 오히려 감소하는 현상이 나타났다. 이 결과를 분석해보았다.

 

원인 분석 : Surface Adsorption Effect

 

논문 리뷰를 통해 발견한 메커니즘

1. 표면 흡착 : a-IGZO 표면에 O₂, H₂O 등이 흡착
2. Electron Depletion : 표면 근처에서 전자 농도 감소
3. Effective Resistance 증가 : 채널의 유효 저항 상승
4. 문턱전압 증가 : 더 큰 게이트 바이어스 필요

해결 방안

• Passivation Layer : 표면 보호층 추가
• 공정 최적화 : 표면 품질 개선
• 어닐링 처리 : 표면 상태 안정화

5.4 Subthreshold Swing 분석

이론적 한계와 실제 결과 비교

• 이론적 최소값 : 60 mV/dec (상온)
• 실측값 : 484~710 mV/dec
• 개선 여지 : 8~12배 개선 가능

개선 방정식

SS = (kT/e)ln10[1 + (Cdep + Cit)/Cox]

개선 전략

1. Cdep 감소 : 공핍층 캐패시턴스 최소화
2. Cit 감소 : 계면 상태 밀도 감소
3. Cox 증가 : High-k 유전체 도입

---

6. 기대효과 및 응용 가능성

6.1 학술적 성과

반도체 공정 기술 마스터

• 포토리소그래피부터 측정까지 전 과정 경험
• 이론과 실제의 연결고리 이해
• 문제 해결 능력 및 분석적 사고 향상

연구 방법론 습득

• 체계적인 실험 설계 및 수행
• 정량적 데이터 분석 능력
• 논문 리뷰를 통한 결과 검증

6.2 산업적 의의

차세대 디스플레이 기술 이해

• OLED TV, 스마트폰 등 실제 제품에 적용되는 기술
• 대면적, 저전력 디스플레이의 핵심 기술
• 투명 디스플레이, 플렉서블 디스플레이 기반 기술

반도체 산업 연계성

• 실제 양산 공정과 동일한 경험
• 품질 관리 및 공정 최적화 이해
• 차세대 엔지니어로서의 전문성

6.3 미래 기술 응용

AI 및 IoT 연계

• 디스플레이 내장 센서 기술
• 인공지능 기반 화질 최적화
• 스마트 디스플레이 플랫폼

신기술 융합

• AR/VR 디스플레이 기술
• 홀로그램 디스플레이
• 메타버스 인터페이스

---

7. 향후 발전방향 및 확장 계획

단계별 개선 계획

1단계 : 공정 최적화

• Passivation layer 추가
• 어닐링 조건 최적화
• 표면 처리 기술 도입

2단계 : 소자 구조 개선

• Top gate 구조 적용
• High-k 유전체 도입
• 이중 게이트 구조 검토

3단계 : 시스템 통합

• 회로 설계 및 제작
• 실제 디스플레이 패널 적용
• 대면적 공정 검증

---

8. 결론 - 프로젝트 성과 요약

기술적 성취

• TFT 제작 : 4가지 채널 길이에서 모든 소자가 정상 동작함을 확인
• 성능 검증 : 업계 기준에 근접한 전기적 특성을 달성
• 정량적 분석 : TLM을 통해 접촉 저항을 정확하게 측정하고 분석
• 물리적 이해 : 채널 길이에 따른 특성 변화의 메커니즘을 규명

학습 성과

• 반도체 공정의 A to Z 경험
• 고가 장비 활용 능력 습득
• 데이터 분석 및 해석 능력 향상
• 연구 방법론 및 논리적 사고 개발

---

반도체공학실험_1조_발표자료.pdf

2.66MB